数学研发论坛

 找回密码
 欢迎注册
查看: 425|回复: 1

[分享] intel的many-integrated core是如何实现的?为什么它的主频

[复制链接]
发表于 2019-6-28 17:05:34 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有帐号?欢迎注册

x
本帖最后由 math_humanbeing 于 2019-6-28 17:23 编辑

intel的many-integrated core是如何实现的?为什么它的主频能达到接近4GHz,它不是有数十个核心同时计算吗?如果同时计算的核心数量真是数十的话,通讯的通道不是比多核的cpu更容易堵塞?堵塞了以后不是容易慢吗,怎么主频还能接近4GHz
毋因群疑而阻独见  毋任己意而废人言
毋私小惠而伤大体  毋借公论以快私情
发表于 2019-6-28 19:39:55 | 显示全部楼层
不清楚
不过感觉这可能就是一个米多加水水多加米的过程
就比如many-integrated core的针脚数比普通CPU的针脚数要多,多出来的针脚可以进行数据传输
另外,many-integrated core应该是同时对n条内存进行读写的,这也能在一定程度上减小数据堵塞

具体实现上可能跟NUMA节点差不多(或者就是NUMA节点)
BTW,你理解的CPU堵塞跟CPU实际情况可能有一定的偏差

你觉得,一块CPU会接连不断的读内存,于是如果有两块CPU,就会在读内存的时候发生堵塞。

事实上可能是,一块CPU会接连不断地读L0 cache,cache会依次读L1L2L3,L3找不到的,才会申请访问内存
MIC架构也是差不多的,每个core有自己的L1L2(我不了解L3放在core里面还是公用,网上应该有不过我懒得查了)
然后公共的大缓存(可能是L3,也可能是L4(?))跟内存进行交互
堵塞肯定会发生,但不会像你想象得那么频繁

BTW,真正测试主频的时候,可能不会涉及太多内存读写命令
如果大多数读写发生在L2 cache之中,那么,主频跟内存不会有任何关系
毋因群疑而阻独见  毋任己意而废人言
毋私小惠而伤大体  毋借公论以快私情
您需要登录后才可以回帖 登录 | 欢迎注册

本版积分规则

小黑屋|手机版|数学研发网 ( 苏ICP备07505100号 )

GMT+8, 2019-12-12 22:18 , Processed in 0.057231 second(s), 16 queries .

Powered by Discuz! X3.4

© 2001-2017 Comsenz Inc.

快速回复 返回顶部 返回列表